当前位置
主页 > 新闻中心 > 公司新闻 >
可尽早捕获缺陷的DDR仿真策略
2022-06-01 13:44
本文摘要:DDR检验是任何SoC设计过程中最关键也是最简单的任务之一,因为它牵涉到坐落于待测器件内的控制器和坐落于待测器件外的DDR存储器。一个DDR系统由在一起工作的控制器、I/O、PCB、插座、电源、时钟和外部存储器构成。在数字检验中,并不是所有这些元件都能检验到,但主要是控制器、PHY、I/O和存储器。

米乐m6在线登录

DDR检验是任何SoC设计过程中最关键也是最简单的任务之一,因为它牵涉到坐落于待测器件内的控制器和坐落于待测器件外的DDR存储器。一个DDR系统由在一起工作的控制器、I/O、PCB、插座、电源、时钟和外部存储器构成。在数字检验中,并不是所有这些元件都能检验到,但主要是控制器、PHY、I/O和存储器。

由于在数字建模中无法仿真所有元件的效应,检验显得更为简单,但门级建模(GLS)给我们获取了一个很好的基础架构,来报告主要从时序看作有可能影响控制器-PHY-I/O路径的设计问题。  在门级建模中检验DDR时会遇上许多与时序有关的问题,从而造成检验团队与静态时序分析(STA)团队之间再次发生大量递归工作。如果有完全调试过的门级建模环境,人们对运营于寄存器传输级(RTL)之上的DDR协议展开静态时序分析将不会充满信心,并且不会专心于解决问题数字和时序方面的问题。本文整理了DDR门级建模检验过程中由于RTL上的时序可见性而经常报告的各种问题,并通过一些例子特别强调了门级建模环境中构建DDR较慢有效地发散的最重要调试标准。

  利用多级IO处置惯性延时问题  RTL环境没任何时序意识,因此在设计中没惯性/传播延时,但当我们移往到门级建模(GLS)设置时,就必需有效地考虑到惯性/传播延时了,以便仿真实际的硅片不道德,同时会使事情显得过于过乐观。在逻辑单元输出末端经常出现的持续时间大于惯性延时的脉冲,将会造成该逻辑单元的输入末端再次发生任何的切换,逻辑门展现出出有的这种现象被称作惯性延时传播。业界标准的门级建模工具一般来说将传播延时作为该逻辑门的惯性延时。

建模工具使用的这种建模方法是一种十分好的实际硅片不道德萃取的方法,事实上它显然很好地仿真了信号通过单级逻辑门的传播。但这种不道德在IO这样的简单门中并不是想的,因为IO是多级结构,一旦信号通过第一级,就能确保它顺利地通过IO单元传输。

因为建模工具不解读逻辑单元的这种内部结构,所以即使是多级IO最后它也不会诱导这种脉冲,如图1右图。  图1:配置文件的门级建模(GLS)不道德是诱导大于门延时的所有切换。

  解决问题这个问题现在有两种解决方案。  第一种解决方案是人工改版标准延时格式(SDF)文件,并将延时改版到一些较小的值。在信号传播长时间的情况这种方法十分管用,但当新的延时无法代表实际延时时,这种方法并不适合,并可能会诱导其它潜在的功能性问题。

  工业标准的GLS仿真器显然有这样的功能/电源,即容许/禁令特定宽度的脉冲通过单元。例如当用于拒绝接受与误差(RejectError)设置时,将传播宽度小于误差设置值的所有信号。

同时,这种仿真器在遇上宽度正处于拒绝接受与误差设置之间的信号时将传播不得而知值,而且它不会几乎避免宽度大于拒绝接受设置的信号。下表格1得出了一个例子。

  表格1:Pulse_e/Pulse_r不道德  根据时序小组所做到的均衡结果展开时钟自由选择  在RTL设置中,由特定源驱动的时钟将同时抵达所有节点,但在用于GLS设置时,就要考虑到时钟位移了,它有可能导致时序问题,即源于完全相同源的两个时钟路径有可能产生位移,以至于DDR数据/时钟路径并不是对所有有可能人组逻辑来说都是均衡的。在DDR设计中输出时钟是最重要的参数,因为所有其它信号都与输出时钟周期和频率有关。

也有这样的情况,即可以将多个时钟源用于控制器的输出时钟。一般来说,来自任何一个时钟源的路径只要是均衡的就可以引荐用于DDR输出时钟,不过对于传播到外部DDR存储器的DDR_CLK、DDR_DQS等信号来说,在频率、高电平时间、低电平时间等方面有很严苛的拒绝,必需符合DDR准确工作所需的条件。

在载入外侧与频率拒绝涉及的大多数故障有可能是DDR控制器输出末端时钟的频率不准确引发的。因此为了防止不必要的调试工作,必需保证我们用于了时序拒绝获得符合的准确时钟源。下面提及了某种程度一个例子,其中捕捉到了存储器输出端的DQS频率数据,而且有两个有所不同的时钟源被选为DDR控制器时钟。

  DDR_CLK频率:400MHz(大约2.5ns)  55%2.524ns=1.388200ns  45%2.524ns=1.13580ns  表格2:坐落于系统中有所不同层次的时钟频率数据。  焊盘上的阻抗用作转储SDF  I/O在具备时序意识的门级建模(GLS)DDR检验中扮演着十分最重要的角色。当符合直到焊盘输出端的时序拒绝时,就不会从用作焊盘的许可文件获取的信息中转储出有I/O延时数据。

也有这样的时候,即从控制器到焊盘输出端的路径获得了准确的均衡,但仍能看到故障再次发生。这有可能是因为坐落于主控制器与外部DDR存储器之间的路径中的I/O引进了不准确的延时。

这些延时实质上各不相同产生到焊盘的阻抗。因此在产生SDF文件时,必须留意板子上必需应用于了准确且实际的阻抗。做到将近这一点有可能在SDF文件中产生非常乐观的时序片段,并当在GLS建模中展开反标时有可能产生伪故障。这种问题很难调试,非常耗时耗力。

  表格3:乐观阻抗与实际阻抗较为。  输入缓冲器使能(OBE)时序拒绝  大多数DDR控制器的设计是这样的,它们为了DQ(数据)和DQS(选通)焊盘本身而驱动OBE(输入缓冲器使能),因为完全相同的焊盘可以用作写出/读书。由于各种各样的原因,OBE时序在服务路径时一般不会被忽视,但在DDR场合这样做到将造成灾难性结果。

举例来说,在DDR协议读书/写出过程中,在READ/WRITE命令之后、在DQS第一个下降沿之前的DQS上的低电平(LOW)状态被指出是读书/写出先导码;某种程度,最后一个数据进单元之后在DQS上的低电平状态被指出是读书/写出后导码。前导部分为接管器件获取了一个时序窗口,用作转录其数据捕捉电路,同时在中选通信号上呈现出一个未知/有效地的电平,从而防止错误启动时捕捉电路。在前导部分过后的数据串再次发生期间选通信号将以与时钟信号完全相同的频率启动时。在载入操作过程中是有特定的时序拒绝的,对DDR2来说必需符合比如0.35Ck的大于前导宽度,DDR3是0.9Ck。

某种程度,对写出后漏时序也有拒绝。DDR2是0.4Ck至0.6Ck,DDR3大于是0.3Ck。

如果在DDRGLS时遇上这种最少见的问题,这些参数可能会再次发生违例。  图2:DDR的前导和后导。


本文关键词:米乐m6,可,尽早,捕获,缺陷,的,DDR,仿真,策略,DDR,检验

本文来源:米乐m6-www.uberhf.com

联系方式

电话:086-252420588

传真:0874-18259520

邮箱:admin@uberhf.com

地址:福建省宁德市船山区升依大楼459号